PLL: Yes, Objectif principal: Memory, DDR2, Contribution: SSTL-18, Production: SSTL-18, Nombre de circuits: 1, Rapport - Entrée:Sortie: 1:10,
PLL: No, Production: Clock,
PLL: Yes, Objectif principal: SONET/SDH, Stratum, Contribution: LVCMOS, Production: LVCMOS, LVPECL, Nombre de circuits: 1, Rapport - Entrée:Sortie: 11:13,
PLL: Yes, Objectif principal: SONET/SDH, Telecom, Contribution: LVCMOS, Production: LVCMOS, LVPECL, Nombre de circuits: 1, Rapport - Entrée:Sortie: 6:5,
PLL: Yes, Objectif principal: 3G, Ethernet, SONET/SDH, Contribution: LVCMOS, LVDS, LVPECL, Production: LVDS, Nombre de circuits: 1, Rapport - Entrée:Sortie: 2:2,
PLL: Yes, Objectif principal: SONET/SDH, Contribution: CMOS, Production: CML, CMOS, Nombre de circuits: 2, Rapport - Entrée:Sortie: 3:3,
PLL: Yes, Objectif principal: Ethernet, SONET/SDH, Telecom, Contribution: LVCMOS, Production: LVCMOS, Nombre de circuits: 1, Rapport - Entrée:Sortie: 11:10,
PLL: Yes, Objectif principal: Ethernet, SONET/SDH, Contribution: CML, Production: CML, Nombre de circuits: 1, Rapport - Entrée:Sortie: 2:2,
